TSMC has announced significant advancements with its N2 process technology (2nm), which enhances SRAM performance, energy efficiency, and density. The new technology reduces SRAM cell size to approximately 0.0175 µm², enabling a density of 38 Mb/mm², contrasting previous nodes that showed limited scalability. The GAA nanosheet transistors contribute to reduced leakage and improved electrostatic control, essential for reliable operation. This development is crucial as demand for SRAM in modern CPUs, GPUs, and SoCs continues to rise.
La capacité des mémoires SRAM semblait avoir atteint un point mort lors des derniers nœuds de traitement, laissant présager des coûts croissants pour les mémoires sur puce. Cependant, il s’avère que la mise à l’échelle des mémoires SRAM n’est pas simplement un lointain souvenir.
TSMC a récemment révélé que sa technologie de processus N2, qui évolue vers des architectures de 2nm, présente des améliorations significatives en termes de performance, d’efficacité énergétique et de surface (PPA) par rapport aux générations précédentes. Bien que TSMC n’ait pas encore publié de détails complets, on apprend que cette avancée comprend des cellules SRAM beaucoup plus petites et une densité SRAM accrue, atteignant 38 Mb/mm², ce qui pourrait transformer les coûts et les performances des futurs CPU, GPU et systèmes sur puce.
Le nœud N2 de TSMC introduira des transistors à feuillets nanométriques (gate-all-around ou GAA), permettant une réduction notable de la consommation d’énergie ainsi qu’une hausse des performances et de la densité des transistors. Comparé à la technologie N3E, les puces fabriquées sur N2 devraient afficher une diminution de la consommation énergétique de 25 à 30 % (pour un nombre de transistors et une fréquence équivalents), une augmentation de la performance de 10 à 15 % tout en maintenant les mêmes transistors et la même puissance, et une amélioration de 15 % de la densité des transistors.
Une des fonctionnalités remarquables du nœud N2 de TSMC est sa capacité à réduire la taille des cellules de bit SRAM HD à environ 0,0175 µm², permettant cette densité impressionnante de 38 Mb/mm², par rapport aux 0,021 µm² des nœuds N3 et N5. TSMC présentera ces résultats lors de la conférence IEDM en décembre prochain.
Ceci représente une avancée cruciale car le développement de la SRAM a rencontré de nombreux obstacles ces dernières années. Par exemple, le nœud N3B, une première génération de technologie 3nm, n’a pas apporté d’améliorations notables par rapport au nœud N5. De plus, la taille des cellules de bit SRAM HD du N3E, située à 0,021 µm², n’a pas offert d’avantages en termes de mise à l’échelle par rapport au N5. Avec le N2, TSMC a réussi à réduire efficacement la taille des cellules SRAM HD, augmentant ainsi leur densité.
Les transistors GAA de TSMC semblent être la clé de cette réduction de dimension. Offrant un meilleur contrôle électrostatique en enveloppant complètement le canal avec le matériau de la grille, ces transistors aident à diminuer les fuites tout en permettant des dimensions plus petites sans sacrifier les performances. Cette fonction est cruciale pour le développement des transistors nécessaires à la réduction de la taille des cellules SRAM. De plus, les structures GAA permettent un ajustement plus précis de la tension de seuil, élément essentiel pour garantir le fonctionnement fiable des transistors et des cellules SRAM.
Les conceptions modernes de CPU, GPU et systèmes sur puce (SoC) exigent une quantité considérable de SRAM, car ces processeurs dépendent fortement de nombreux caches pour traiter efficacement de grandes quantités de données. L’accès à la mémoire peut ralentir les performances et augmenter la consommation d’énergie, d’où la nécessité d’une SRAM abondante pour assurer une performance optimale. À l’avenir, la demande pour les caches et les mémoires SRAM est prévue pour croître, rendant les avancées de TSMC en matière de taille des cellules SRAM d’une importance capitale.
Au début de l’année, TSMC a annoncé que les transistors GAA du nœud N2 obtenaient déjà plus de 90 % de leur performance cible, tandis que les rendements des dispositifs SRAM de 256 Mb (32 Mo) dépassaient 80 % dans certains lots. En mars 2024, le rendement moyen des mémoires SRAM de 256 Mb avait atteint environ 70 %, marquant une amélioration significative par rapport aux 35 % enregistrés en avril 2023. Les performances des dispositifs continuent également de progresser, avec des fréquences plus élevées atteintes sans augmentation de la consommation énergétique.